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首页> Journal of signal processing systems> Hardware Implementation of a Fixed-Point Decoder for Low-Density Lattice Codes.

Hardware Implementation of a Fixed-Point Decoder for Low-Density Lattice Codes.

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第一作者： Rachna,Srivastava
第一单位： Department of Electrical and Computer Engineering, University of Waterloo, 200 University Ave. W., Waterloo, ON N2L 3G1 Canada.
作者： Rachna,Srivastava [1] ; Vincent C,Gaudet [1] ; Patrick,Mitran [1]
作者单位： Department of Electrical and Computer Engineering, University of Waterloo, 200 University Ave. W., Waterloo, ON N2L 3G1 Canada. [1]
关键词 Fixed-point arithmeticGaussian mixtureHardware architectureLow-density lattice codesPipeliningSerial and parallel FPGA architecture
DOI 10.1007/s11265-021-01735-2
PMID 35222787
发布时间 2024-08-24
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Journal of signal processing systems

Journal of signal processing systems

2022年94卷1期

101-116页

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